반도체 미세 공정의 현황과 미래 전망

1. 반도체 미세 공정의 물리적 한계와 발전 동력

1.1 미세 공정의 정의와 PPA의 법칙

반도체 미세 공정(Microfabrication)은 실리콘 웨이퍼(Wafer)라는 원판 위에 빛을 이용하여 전자회로를 새기는 과정에서, 회로의 선폭(Line Width)을 나노미터(nm, 10억분의 1미터) 단위로 축소하는 모든 기술적 활동을 총칭한다.1 이 과정은 단순히 반도체 칩의 크기를 줄이는 것을 넘어, 반도체 산업의 핵심 경쟁력을 좌우하는 세 가지 목표, 즉 성능(Performance), 전력(Power), 면적(Area)의 최적화를 추구한다. 이 세 가지 요소를 통칭하여 ’PPA’라 부르며, 미세 공정의 발전은 곧 PPA의 개선과 동의어로 간주된다.3

선폭이 미세해질수록 동일한 면적의 웨이퍼에 더 많은 트랜지스터(Transistor)를 집적할 수 있게 된다. 이는 두 가지 핵심적인 이점을 제공한다. 첫째, 트랜지스터 간의 거리가 짧아져 전자의 이동 경로가 단축되므로 칩의 연산 속도(성능)는 향상되고, 동시에 동작에 필요한 전력 소모(전력)는 감소한다.3 둘째, 하나의 웨이퍼에서 생산할 수 있는 정상적인 칩의 개수(Net Die per Wafer, NDPW)가 증가하여 생산성이 비약적으로 향상된다.1 이는 칩 하나당 생산 원가를 절감하는 효과로 이어져, 곧바로 기업의 가격 경쟁력과 직결된다.

반도체 제조 공정은 크게 웨이퍼에 회로를 형성하는 전공정(Front-end)과, 완성된 웨이퍼를 자르고 포장하여 최종 제품으로 만드는 후공정(Back-end)으로 나뉜다.5 미세 공정 기술은 이 중에서도 핵심적인 전공정 단계에 해당하며, 반도체 기술 발전의 가장 첨예한 전선이라 할 수 있다.

1.2 미세화의 이론적 기반: 레일리 기준과 그 물리적 제약

미세 공정의 물리적 한계를 결정하는 가장 중요한 단계는 노광 공정(Photolithography), 즉 포토 공정이다. 이 공정은 빛을 사용하여 마스크(Mask)에 새겨진 회로 패턴을 웨이퍼로 전사하는 과정으로, 전체 반도체 공정 소요 시간의 약 60%, 생산 원가의 35%를 차지하는 핵심이자 병목 공정이다.6 따라서 노광 공정의 해상도(Resolution)가 곧 해당 공정에서 구현할 수 있는 최소 회로 선폭을 결정한다.

이 해상도를 정량적으로 기술하는 물리 법칙이 바로 레일리 기준(Rayleigh Criterion)이다.7 이 공식은 노광 장비가 얼마나 미세한 패턴을 그릴 수 있는지를 결정하는 세 가지 핵심 변수 사이의 관계를 명확히 보여준다.8

CD = k_1 \frac{\lambda}{NA}

• CD (Critical Dimension): 임계 치수, 즉 구현 가능한 최소 선폭을 의미한다. 이 값이 작을수록 더 미세한 회로를 형성할 수 있다.

• \lambda (Wavelength): 노광 공정에 사용되는 광원(Light Source)의 파장을 의미한다. 파장이 짧을수록 회절 현상이 줄어들어 더 높은 해상도를 얻는 데 유리하다.8

• NA (Numerical Aperture): 개구수, 즉 렌즈나 반사경과 같은 광학계가 빛을 모으는 능력을 나타내는 지표다. NA 값이 클수록 더 많은 빛을 집광하여 선명한 상을 맺을 수 있으므로 해상도가 향상된다.7

• k_1: 공정 계수(Process-related Factor)로, 포토레지스트(감광액)의 성능, 마스크 패턴 최적화 기술 등 공정 전반의 기술 수준을 반영하는 상수다. 이론적인 물리적 한계는 0.25로 알려져 있다.8

이 공식에 따르면, 해상도를 높여 더 작은 CD를 얻기 위해서는 광원의 파장(\lambda)을 줄이거나, 렌즈의 NA를 높이거나, 공정 기술(k_1)을 개선해야 한다. 하지만 여기에는 필연적인 상충 관계(trade-off)가 존재한다. 바로 초점 심도(Depth of Focus, DOF) 문제다.10 DOF는 패턴이 선명하게 형성될 수 있는 수직 방향의 허용 오차 범위를 의미하며, 다음 공식으로 표현된다.9

DOF = k_2 \frac{\lambda}{NA^2}
두 공식을 비교하면 노광 기술의 근본적인 딜레마가 드러난다. 해상도를 높이기 위해 NA를 증가시키면, DOF는 NA^2에 반비례하여 급격히 감소한다.10 이는 공정의 안정성을 확보할 수 있는 ’공정 창(Process Window)’이 매우 좁아짐을 의미하며, 웨이퍼 표면의 미세한 높낮이 차이에도 초점이 맞지 않아 패턴 불량이 발생할 확률이 기하급수적으로 높아진다. 이 본질적인 상충 관계야말로 지난 수십 년간 반도체 업계가 막대한 자원을 투입하여 노광 기술 혁신에 매달려온 근본적인 이유다. 심자외선(DUV)에서 극자외선(EUV)으로 광원의 파장(\lambda)을 바꾸려는 시도, 물을 이용해 NA를 1 이상으로 끌어올린 이머전(Immersion) 기술의 개발, 그리고 복잡한 연산을 통해 마스크 패턴을 왜곡하여 k_1 계수를 한계까지 밀어붙이는 컴퓨테이셔널 리소그래피(Computational Lithography)의 등장은 모두 이 레일리 기준의 변수들을 제어하려는 치열한 싸움의 산물이다.

1.3 수율: 미세 공정의 경제성을 결정하는 최종 관문

수율(Yield)은 웨이퍼 한 장에 설계된 전체 칩의 개수 대비, 모든 공정을 마친 후 결함 없이 정상적으로 작동하는 칩의 비율을 의미한다.12 아무리 뛰어난 기술로 미세한 회로를 설계하고 구현하더라도, 수율이 확보되지 않으면 경제성이 없어 상업적 양산이 불가능하다. 따라서 수율은 파운드리(반도체 위탁 생산) 기업의 기술력을 증명하는 최종 지표이자, 고객사의 신뢰를 얻고 시장 경쟁력을 확보하는 가장 중요한 요소다.3

문제는 공정이 미세화될수록 수율을 저하시키는 요인들이 복합적으로 증가한다는 점이다.

첫째, 물리적으로 회로 선폭이 가늘어지고 회로 간 간격이 좁아지면서, 인접한 회로 간의 전기적 간섭 현상이 심해진다.14 또한, 과거에는 문제가 되지 않았던 극미세 오염 입자(particle) 하나가 회로를 단선시키거나 합선시키는 치명적인 결함으로 작용할 수 있게 된다.14 특히 칩의 크기(Chip Size)가 클수록, 동일한 결함 밀도(Defect Density) 환경에서도 칩 내부에 결함이 포함될 확률이 높아져 수율이 급격히 저하된다.12

둘째, 공정의 복잡성이 기하급수적으로 증가한다. 미세 패턴을 구현하기 위해 수백 개의 공정 단계(step)를 거치게 되는데, 각 단계에서 미세한 오류가 발생할 확률이 누적되면서 최종 수율을 떨어뜨린다.15 공정 단계가 늘어날수록 웨이퍼가 오염에 노출될 기회도 많아지며, 이는 곧 수율 하락으로 이어진다.17

셋째, 설계 자체의 복잡성이 증가한다. 최신 고성능 칩에는 수십억 개에서 수백억 개의 트랜지스터가 집적되는데, 이처럼 복잡한 설계는 제조 과정에서 잠재적인 불량이 발생할 확률을 높이는 요인으로 작용한다.15 이 때문에 최근에는 설계 단계부터 제조 용이성을 고려하는 DFM(Design for Manufacturing) 기술의 중요성이 크게 부각되고 있다.

2. 미세 공정의 핵심 기술: EUV 리소그래피와 3D 트랜지스터 아키텍처

2.1 EUV 리소그래피: 멀티패터닝의 한계를 넘어서

10nm 이하의 미세 공정 시대로 진입하면서, 기존의 주력 노광 기술이었던 심자외선(DUV, Deep Ultraviolet) 리소그래피는 근본적인 물리적 한계에 봉착했다. DUV 공정에서 사용하는 불화아르곤(ArF) 엑시머 레이저의 파장은 193nm로, 이보다 훨씬 미세한 수십 나노미터 단위의 회로를 한 번에 그리는 것은 레일리 기준에 따라 불가능했다.17 이 한계를 극복하기 위해 업계는 멀티패터닝(Multi-Patterning)이라는 기법을 도입했다. 이는 하나의 회로 패턴을 여러 개의 마스크로 나눈 뒤, 노광과 식각 공정을 여러 번 반복하여 최종적으로 원하는 미세 회로를 완성하는 방식이다.6 예를 들어, 더블 패터닝(DPT)은 공정을 두 번, 쿼드러플 패터닝(QPT)은 네 번 반복하는 식이다.

하지만 멀티패터닝은 복잡성과 비용 문제를 야기했다. 공정 단계가 2배, 4배로 늘어나면서 생산에 소요되는 시간(Turn Around Time, TAT)과 비용이 급증했다.16 더 심각한 문제는 수율 저하였다. 각 공정 단계를 거칠 때마다 웨이퍼가 오염에 노출될 가능성이 누적되었고, 여러 번 형성된 패턴들을 정밀하게 정렬하는 과정에서 오차가 발생할 확률도 높아졌다.17

이러한 멀티패터닝의 한계를 극복하기 위해 등장한 기술이 바로 극자외선(EUV, Extreme Ultraviolet) 리소그래피이다.17 EUV 기술은 DUV(193nm)보다 14배 이상 짧은 13.5nm라는 극단적인 단파장 광원을 사용한다.18 이처럼 짧은 파장 덕분에, 기존 DUV 공정에서 여러 번의 멀티패터닝을 통해 구현해야 했던 복잡한 회로 패턴을 단 한 번의 노광 공정으로 형성할 수 있게 되었다.17 이는 공정 단계를 획기적으로 줄여 생산 비용과 시간을 절감하고, 오염 및 정렬 불량 가능성을 원천적으로 차단하여 수율을 크게 향상시키는 결과를 가져왔다.17

EUV 기술은 작동 원리부터 기존 DUV와 근본적인 차이를 보인다.

• 광원 생성: DUV가 레이저를 통해 직접 빛을 생성하는 것과 달리, EUV는 진공 챔버 내에서 CO2 레이저를 극도로 작은 주석(Sn) 방울에 발사하여 섭씨 수십만 도의 플라즈마(Plasma) 상태로 만든다. 이 고에너지 플라즈마가 안정화되면서 13.5nm 파장의 EUV 빛을 방출한다.18

• 반사형 광학계: 13.5nm 파장의 EUV 빛은 공기를 포함한 거의 모든 물질에 쉽게 흡수되는 특성을 가진다. 따라서 기존 DUV 공정처럼 빛을 투과시키는 렌즈(Lens)를 사용할 수 없다. 대신, EUV 빛을 반사시키는 특수 다층 박막(Multi-layer)이 코팅된 여러 개의 거울(Mirror)로 구성된 반사형 광학계를 사용해야 한다.17 이 모든 광학계는 빛의 흡수를 막기 위해 진공 상태에서 작동한다.

그러나 이 혁신적인 기술은 여러 가지 기술적 과제를 동반한다.

• 펠리클(Pellicle): 수억 원에 달하는 고가의 포토마스크를 공정 중 발생하는 미세 입자로부터 보호하기 위해 씌우는 얇은 보호막이다. EUV용 펠리클은 13.5nm의 빛을 흡수하지 않고 90% 이상 투과시켜야 하며, 동시에 고출력 EUV 에너지에도 손상되지 않는 내구성을 가져야 하는 극도로 높은 기술적 난이도를 가진다.23

• 포토레지스트(Photoresist): EUV 광자는 에너지가 매우 높아 기존 DUV용 화학증폭형 레지스트(Chemically Amplified Resist, CAR)와는 다른 방식으로 반응한다. EUV 빛이 레지스트의 고분자(Resin)에 흡수되면 2차 전자가 방출되고, 이 2차 전자가 다시 산 발생제(PAG)를 활성화시켜 산(acid)을 생성하는 다단계 과정을 거친다. 이 과정에서 광자 효율이 떨어지고, 패턴의 가장자리가 거칠어지는 선폭 거칠기(Line Width Roughness, LWR) 문제가 발생하며, 레지스트 성분이 가스 형태로 방출되는 아웃개싱(Out-gassing) 현상으로 진공 챔버와 광학계를 오염시킬 수 있다.23

• 장비 독점과 비용: EUV 노광 장비는 네덜란드의 ASML이 전 세계에서 유일하게 생산 및 공급하고 있다.6 이러한 독점적 지위로 인해 장비 가격은 대당 2,000억 원에서 3,000억 원에 달하며 24, 이는 반도체 기업에 막대한 초기 투자 부담을 안겨준다.

2.2 트랜지스터 아키텍처의 3차원 혁명

리소그래피 기술이 회로를 더 작게 그릴 수 있게 해주었다면, 그 작은 공간 안에서 트랜지스터가 제대로 작동하도록 만드는 것은 또 다른 차원의 문제다. 공정 미세화로 트랜지스터의 채널 길이(Channel Length), 즉 전류가 흐르는 통로인 소스(Source)와 드레인(Drain) 사이의 거리가 수십 나노미터 이하로 짧아지면서 ’단채널 효과(Short Channel Effect, SCE)’라는 심각한 물리적 문제가 발생했다.25 채널 길이가 너무 짧아지자, 전류 흐름을 제어해야 하는 게이트(Gate)의 영향력(Gate Controllability)이 약화되고, 대신 드레인 쪽의 전압이 채널에 미치는 영향이 커지게 된 것이다.27 이로 인해 ‘드레인 유발 장벽 감소(Drain-Induced Barrier Lowering, DIBL)’ 현상이 발생하여, 게이트에 전압을 가하지 않은 ‘꺼짐(OFF)’ 상태에서도 소스와 드레인 사이에 원치 않는 전류가 흐르는 누설 전류(Leakage Current)가 급증하게 되었다.28 누설 전류는 칩의 전력 소모를 증가시키고 발열을 유발하며, 오작동의 원인이 된다.

이 단채널 효과를 억제하기 위해 트랜지스터의 구조는 평면(2D)에서 입체(3D)로 진화하는 혁명을 겪었다.

• 1차 해결책: 핀펫(FinFET, Fin Field-Effect Transistor): 20nm급 공정의 한계를 돌파하기 위해 등장한 FinFET은 기존의 평평한 2D 구조의 채널을 물고기 지느러미(Fin)처럼 수직으로 세운 3차원 입체 구조를 채택했다.30 이 구조에서는 게이트가 핀 모양 채널의 3면(상단과 양쪽 측면)을 감싸게 된다.27 채널과의 접촉 면적이 1면에서 3면으로 늘어나면서, 게이트가 채널 내의 전류 흐름을 훨씬 더 강력하고 효과적으로 제어할 수 있게 되었다. 그 결과, 누설 전류를 획기적으로 억제하고 단채널 효과를 완화할 수 있었다. 삼성전자는 14nm 공정부터 FinFET 기술을 도입하여 양산에 성공했다.31

• 궁극적 해결책: GAAFET(Gate-All-Around FET): 3nm 이하의 초미세 공정으로 진입하면서 FinFET 구조만으로는 누설 전류 제어에 한계가 드러났다. 이를 극복하기 위해 등장한 것이 GAAFET이다. GAAFET은 채널이 핀(Fin) 형태가 아닌, 얇은 종이를 여러 장 겹친 듯한 나노시트(Nanosheet) 또는 가느다란 선 형태의 나노와이어(Nanowire)로 구성된다. 가장 큰 특징은 이름 그대로 게이트가 채널의 4면 전체를 완전히 감싸는(All-Around) 구조라는 점이다.33 이를 통해 게이트가 채널에 미치는 영향력을 극대화하여, 남아있는 누설 전류까지 효과적으로 차단할 수 있다. 또한, 나노시트의 폭을 조절함으로써 트랜지스터의 성능(구동 전류량)을 필요에 따라 세밀하게 조절할 수 있는 유연성까지 확보했다. 삼성전자는 3nm 공정에서 세계 최초로 이 GAA 기술(독자 브랜드명: MBCFET, Multi-Bridge Channel FET)을 상용화하며 기술적 리더십을 확보하고자 했다.33

이러한 기술의 발전 과정을 살펴보면, 노광 기술과 트랜지스터 아키텍처가 서로 긴밀하게 영향을 주고받으며 발전해왔음을 알 수 있다. EUV 리소그래피는 더 작은 물리적 패턴을 그릴 수 있는 ’방법(How)’을 제공했지만, 그렇게 작아진 트랜지스터가 단채널 효과나 양자 터널링 같은 물리적 한계에 부딪혀 제대로 작동하지 않는 문제를 해결하지는 못했다. 반면, FinFET이나 GAA와 같은 3D 아키텍처는 미세화로 인해 상실된 게이트의 통제력을 물리적으로 되찾아오는 ’구조(What)’를 제공했다. 즉, EUV가 없었다면 GAA 구조를 경제적으로 생산할 수 없었을 것이고, GAA 구조가 없었다면 EUV로 아무리 작게 그려도 효율적인 트랜지-스터를 만들 수 없었을 것이다. 이처럼 두 기술은 서로의 발전을 이끄는 공생 관계(Symbiotic Relationship)에 있으며, 최선단 공정 경쟁에서 승리하기 위해서는 두 기술을 동시에 완벽하게 마스터해야만 한다.

2.2.1 <표 1> 트랜지스터 아키텍처 비교 분석

3. 최선단 공정 경쟁 현황: TSMC, 삼성전자, 인텔의 3파전

3nm 이하 최선단 공정 시장은 대만의 TSMC, 한국의 삼성전자, 그리고 파운드리 시장 재진입을 선언한 미국의 인텔, 세 거인의 치열한 기술 패권 경쟁의 장이 되고 있다. 특히 3nm 노드에서 각 사가 선택한 기술 전략의 차이는 이들의 시장 지위와 리스크 관리 철학을 명확하게 보여준다.

3.1 TSMC: 안정성과 생태계를 통한 시장 지배

시장 점유율 1위인 TSMC는 3nm 공정에서 GAA라는 신기술 대신, 기존 5nm 공정에서 검증되고 안정화된 FinFET 아키텍처를 유지하는 보수적인 전략을 선택했다.33 이는 애플과 같이 막대한 물량을 적시에 공급해야 하는 핵심 고객사에게 신기술 도입에 따른 수율 불안정이나 양산 지연과 같은 리스크를 안겨주지 않으려는, 시장 지배자로서의 방어적 전략으로 풀이된다.

대신 TSMC는 FinFET 기술을 기반으로 성능, 전력, 밀도를 점진적으로 개선한 다양한 파생 공정을 순차적으로 출시하는 전략을 구사했다. 최초의 3nm 공정인 N3를 시작으로, 성능과 수율을 개선한 N3E, 그리고 이를 더욱 최적화한 N3P 등을 선보이며 고객사의 다양한 요구에 유연하게 대응했다.36 이 전략은 성공을 거두어, 애플의 최신 모바일 AP인 ’A17 Pro’와 ’A18 Pro’를 독점 수주했으며, 엔비디아, AMD, 퀄컴 등 주요 팹리스 기업들을 고객으로 확보했다.36 이러한 강력한 고객 기반과 안정적인 수율을 바탕으로 TSMC의 3nm 공정 가동률은 100%에 도달하며 시장 지배력을 더욱 공고히 했다.38

3.2 삼성전자: GAA 선점을 통한 기술 리더십 추구

시장의 추격자인 삼성전자는 TSMC와 정반대의 길을 선택했다. 2022년 6월, TSMC보다 약 6개월 앞서 세계 최초로 3nm 공정에 차세대 기술인 GAA 아키텍처(MBCFET)를 도입하는 과감한 승부수를 던졌다.33 이는 기존 FinFET 대비 기술적 우위를 선점하여 시장의 판도를 바꾸려는 공격적인 전략이었다. 삼성전자는 3nm GAA 공정이 5nm FinFET 공정 대비 전력 소모를 45% 줄이고, 성능은 23% 향상시키며, 면적은 16% 축소할 수 있다고 발표했다.35

하지만 ’세계 최초’라는 타이틀에는 높은 리스크가 따랐다. 신기술인 GAA 공정의 초기 수율을 안정시키는 데 어려움을 겪었고, 이로 인해 잠재 고객사들이 삼성의 3nm 공정 채택을 주저하게 만들었다.33 많은 고객사들은 기술적 혁신보다는 TSMC가 제공하는 검증된 FinFET 공정의 안정성을 선택했으며, 이로 인해 삼성전자는 초기 고객사 확보에 난항을 겪었다.40 현재 삼성전자는 3nm 2세대 공정(SF3)의 수율을 안정화하는 데 총력을 기울이는 한편, GAA 공정에서 먼저 쌓은 경험과 데이터를 바탕으로 TSMC가 GAA를 처음 도입하는 2nm 공정 경쟁에서 기술적 우위를 점하겠다는 전략을 추진하고 있다. 최근 일본의 AI 스타트업 프리퍼드 네트웍스(PFN)의 2nm AI 가속기 칩을 수주하는 등 점차 가시적인 성과를 내고 있다.34

3.3 인텔: 파운드리 재도약을 위한 과감한 로드맵

과거 반도체 시장의 절대 강자였던 인텔은 10nm 이하 공정 개발에 어려움을 겪으며 TSMC와 삼성전자에 주도권을 내주었다. 그러나 팻 겔싱어 CEO 취임 이후 ’4년 내 5개 공정 개발’이라는 공격적인 로드맵을 발표하며 파운드리 시장에 화려한 복귀를 선언했다.42

인텔의 전략은 삼성전자보다 한 걸음 더 나아간, 극도로 높은 리스크를 감수하는 것이다. 2nm급 ’인텔 20A’와 1.8nm급 ‘인텔 18A’ 공정에서, 업계의 두 가지 가장 혁신적인 기술인 GAA 트랜지스터(인텔 브랜드명: 리본펫, RibbonFET)와 후면전력공급 기술(인텔 브랜드명: 파워비아, PowerVia)을 세계 최초로 동시에 도입하겠다고 발표했다.42 이는 경쟁사들을 단번에 뛰어넘어 기술 리더십을 되찾으려는 ‘올인(all-in)’ 전략에 가깝다.

최근 인텔은 초기 계획이었던 20A 공정의 대량 양산은 건너뛰고, 이를 기반으로 기술을 더욱 성숙시킨 18A 공정에 역량을 집중하는 것으로 전략을 수정했다.45 이는 20A 공정에서 리본펫과 파워비아 기술의 성공적인 통합을 검증한 후, 비용 효율성과 양산 안정성을 고려하여 18A에 집중하려는 실용적인 판단으로 분석된다.45 인텔은 2024년 말에서 2025년 사이 18A 공정 양산을 목표로 하고 있으며, 이미 마이크로소프트와 미 국방부 등을 주요 고객사로 확보하며 파운드리 사업 재건에 박차를 가하고 있다.43

이처럼 3nm/2nm 노드를 둘러싼 3사의 전략적 선택은 단순한 기술 로드맵의 차이를 넘어, 각자의 시장 위치와 리스크에 대한 철학을 반영하는 생생한 경영 사례다. TSMC의 보수주의, 삼성의 계산된 도박, 그리고 인텔의 공격적인 재건 전략 중 어느 것이 향후 10년의 반도체 산업 지형을 결정하게 될지 귀추가 주목된다.

3.3.1 <표 2> 주요 파운드리 3사 최선단 공정 로드맵 비교

4. 물리적 한계 돌파를 위한 차세대 혁신 기술

미세 공정이 원자 수십 개 크기에 불과한 3nm, 2nm 시대로 접어들면서, 기존 기술의 연장선만으로는 극복하기 어려운 근본적인 물리적 장벽들이 나타나고 있다. 이를 돌파하기 위해 업계는 노광, 트랜지스터 구조를 넘어 전력 공급 방식에 이르기까지 반도체 칩 설계의 근본을 바꾸는 혁신 기술들을 개발하고 있다.

4.1 양자 터널링과 발열: 원자 단위의 전쟁

미세화의 가장 근본적인 한계는 양자역학의 세계에서 비롯된다. 트랜지스터가 ‘꺼짐(OFF)’ 상태일 때 전류가 흐르지 않도록 막아주는 절연막, 즉 게이트 산화막(Gate Oxide)의 두께는 공정 미세화에 따라 원자 몇 개 수준까지 얇아졌다. 이처럼 얇은 장벽 앞에서 전자는 더 이상 고전물리학의 입자처럼 행동하지 않고, 양자역학적 원리에 따라 확률적으로 장벽을 ‘뚫고’ 지나가는 현상을 보인다. 이를 ’양자 터널링(Quantum Tunneling)’이라고 한다.48

이 터널링 현상은 게이트를 통해 직접 소스와 드레인으로 흐르는 심각한 누설 전류를 유발한다.49 이는 칩이 아무런 연산을 하지 않는 유휴 상태일 때조차 막대한 전력을 지속적으로 소모하게 만든다. 이 불필요하게 소모된 전력은 고스란히 열(Heat)로 변환되어 칩의 온도를 급격히 상승시킨다.50 특히 수백억 개의 트랜지스터가 극도로 좁은 공간에 밀집된 최신 AI 반도체나 서버용 CPU에서 발열 문제는 더욱 심각하다. 과도한 발열은 칩의 성능을 저하시키고, 수명을 단축시키며, 심각한 경우 시스템 전체의 오작동이나 다운을 유발할 수 있다. 이 때문에 오늘날 고성능 컴퓨팅 시스템 설계에서 가장 큰 도전 과제 중 하나는 칩의 발열을 효과적으로 제어하고 냉각시키는 기술을 개발하는 것이다.50

4.2 High-NA EUV: 해상도의 극한을 향하여

2nm 이하의 차세대 공정에서는 기존 EUV 기술로도 단일 노광으로 패턴을 형성하기 어려운 수준의 해상도가 요구된다. 레일리 기준(CD = k_1 \lambda/NA)에 따라 해상도를 더 높이기 위해, ASML은 광원의 파장(\lambda)은 13.5nm로 유지하되, 렌즈의 집광 능력(NA)을 기존 0.33에서 0.55로 대폭 향상시킨 ‘High-NA EUV’ 기술을 개발했다.51

수치상으로 NA가 0.33에서 0.55로 커지면, 해상도는 약 1.7배 향상되어 이론적으로 8nm 선폭까지 구현할 수 있게 된다.52 이는 2nm 이하 공정 구현에 필수적인 기술로 평가받는다. 하지만 NA를 높이는 과정은 엄청난 기술적 난제를 동반했다. EUV의 반사형 광학계에서 거울의 크기를 키우자, 마스크에서 반사된 빛과 웨이퍼로 향하는 빛의 경로가 서로 간섭하는 문제가 발생했다.

이 문제를 해결하기 위해 ASML은 ’아나모픽(Anamorphic) 광학계’라는 독창적인 해법을 도입했다.11 이는 영화에서 와이드 스크린 화면을 일반 필름에 담기 위해 가로 방향을 압축했다가 상영 시 다시 늘리는 기술과 유사하다. High-NA EUV 장비는 웨이퍼로 향하는 빛을 한쪽 축(예: 가로)으로 압축하고, 대신 마스크에 새겨진 회로 패턴을 해당 축 방향으로 미리 늘려 놓는다. 이렇게 왜곡된 패턴에 압축된 빛을 쬐면, 최종적으로 웨이퍼에는 원래 비율의 정상적인 회로 패턴이 형성된다.11

그러나 이 아나모픽 기술은 새로운 문제를 낳았다. 마스크 패턴이 한쪽으로 길어지면서, 한 번의 노광으로 찍어낼 수 있는 칩 영역(field size)이 기존의 절반으로 줄어들게 된 것이다. 이는 곧 웨이퍼 한 장을 처리하는 데 걸리는 시간이 두 배로 늘어나는, 즉 생산성(throughput)이 절반으로 감소함을 의미한다.11 생산성은 파운드리 사업의 수익성과 직결되므로 이는 치명적인 단점이다. ASML은 이 문제를 해결하기 위해, 마스크와 웨이퍼를 이동시키는 스테이지(Stage)의 속도를 물리적 한계에 가깝게 끌어올려 시간당 웨이퍼 처리량을 최대한 보상하려는 접근 방식을 취하고 있다.11

High-NA EUV 장비는 이러한 극한의 기술이 집약된 만큼, 가격 또한 대당 3억 5천만 유로(약 5,220억 원)를 상회하는 초고가 장비이다.55 인텔이 세계 최초로 이 장비를 도입하여 14A 공정에 활용할 계획이며, 삼성전자, TSMC, SK하이닉스 등 다른 선두 기업들도 차세대 반도체 개발을 위해 도입을 서두르고 있다.51

4.3 후면전력공급(BSPDN): 전력 공급망의 재설계

트랜지스터의 성능이 아무리 향상되어도, 그들에게 안정적으로 전력을 공급하고 연산 결과를 신속하게 전달하는 ‘배선(Interconnect)’ 기술이 뒷받침되지 않으면 무용지물이다. 기존 칩 구조에서는 데이터를 전달하는 신호선(Signal line)과 전력을 공급하는 전력선(Power line)이 웨이퍼 전면(Frontside)의 동일한 금속 배선층에 스파게티 면처럼 복잡하게 얽혀 있었다. 공정이 미세화되면서 이 배선들은 점점 더 가늘어지고 촘촘해졌고, 이는 두 가지 심각한 문제를 야기했다. 첫째, 전력선의 저항이 증가하여 칩의 각 부분에 전력이 제대로 전달되지 않는 ‘전압 강하(IR Drop)’ 현상이 심해졌다.56 둘째, 신호선과 전력선이 너무 가까이 붙어 있어 상호 간섭(Crosstalk)이 발생하고 신호 전달을 방해했다.57

이러한 배선 병목 현상을 근본적으로 해결하기 위해 등장한 혁신 기술이 바로 ’후면전력공급(BSPDN, Back-Side Power Delivery Network)’이다.56 BSPDN은 이름 그대로, 전력 공급망을 웨이퍼 후면(Backside)으로 완전히 분리하여 배치하는 기술이다. 신호선은 기존처럼 웨이퍼 전면에 남겨두고, 전력선만 후면으로 옮겨 둘의 경로를 공간적으로 완벽하게 분리하는 것이다.58

BSPDN 기술이 가져오는 기대 효과는 다음과 같다.

• 전력 효율 극대화: 전력 공급을 위한 전용 경로를 후면에 확보함으로써, 더 넓고 짧은 최적의 전력망을 구성할 수 있다. 이는 IR Drop 현상을 30% 이상 획기적으로 감소시켜 칩 전체에 안정적이고 효율적인 전력 공급을 가능하게 한다.56

• 신호 무결성 향상: 전면 배선층에서 전력선이 사라지면서 신호선들을 더 여유롭게 배치할 수 있게 된다. 이는 신호 간의 간섭을 줄이고, 고성능 로직 회로 설계를 최적화하는 데 큰 유연성을 제공한다.56

• 집적도 향상: 전면의 배선 혼잡도가 완화되면서, 확보된 공간에 더 많은 트랜지스터를 배치할 수 있게 되어 칩의 집적도를 높이는 데에도 기여한다.58

BSPDN은 2nm 이하 최선단 공정의 성능을 좌우할 핵심 기술로 인식되고 있으며, 인텔(18A 공정의 ‘PowerVia’), TSMC(A16 공정), 삼성전자(SF2Z 공정) 등 3사 모두 도입을 공식화하며 치열한 기술 경쟁을 예고하고 있다.47

5. ’무어의 법칙’을 넘어서: 3D 패키징과 이종 집적의 미래

수십 년간 반도체 산업의 발전을 이끌어온 ’무어의 법칙(Moore’s Law)’은 2년마다 칩의 집적도가 2배씩 증가한다는 경험적 예측이었다. 이를 달성하기 위해 업계는 회로 선폭을 줄이는 미세화, 즉 ‘모어 무어(More Moore)’ 전략에 집중해왔다. 그러나 이제 미세화는 막대한 비용 상승과 물리적 한계에 부딪히고 있으며, 성능 향상의 폭도 점차 둔화되고 있다. 이러한 한계를 극복하기 위해, 산업의 패러다임은 여러 개의 칩을 하나의 패키지로 통합하여 시스템 전체의 기능을 향상시키는 ‘모어 댄 무어(More than Moore)’ 시대로 전환하고 있다.61

5.1 ‘More than Moore’ 시대의 도래

‘More than Moore’ 시대의 핵심은 반도체 패키징(Packaging) 기술의 역할 변화에 있다. 과거의 패키징은 단순히 완성된 칩을 외부 충격으로부터 보호하고, 메인보드와 전기적으로 연결하는 보조적인 역할에 머물렀다.63 하지만 이제 패키징은 서로 다른 기능을 가진 여러 칩을 연결하여 시스템 전체의 성능을 극대화하는 핵심 기술로 부상했다.61 즉, 칩 내부의 성능 향상(전공정)만큼이나 칩과 칩 사이를 어떻게 연결하느냐(후공정)가 중요해진 것이다.

5.2 TSV: 칩을 수직으로 쌓아 올리는 엘리베이터

3D 패키징 시대를 연 핵심 기술은 ’실리콘 관통 전극(TSV, Through-Silicon Via)’이다. TSV는 얇게 가공된 반도체 칩에 머리카락 굵기보다 가는 수 마이크로미터 직경의 미세한 구멍(Via)을 수만 개 뚫고, 그 내부를 구리(Cu)와 같은 전도성 물질로 채워 상하로 적층된 칩들을 수직으로 직접 연결하는 기술이다.65

기존에는 칩들을 옆으로 나열한 뒤 금선(Wire)으로 연결하는 와이어 본딩(Wire Bonding) 방식을 사용했다. TSV는 이와 비교하여 다음과 같은 압도적인 장점을 제공한다.65

• 신호 경로 단축: 와이어 본딩에서는 칩 간 연결 거리가 수 밀리미터(mm)에 달했지만, TSV를 사용하면 수 마이크로미터(μm) 수준으로 수백 배 이상 짧아진다. 이는 데이터 전송 지연 시간을 획기적으로 줄여 시스템의 전체 속도를 비약적으로 향상시킨다.65

• 저전력 및 고대역폭: 신호 경로가 짧아지면서 데이터를 전송하는 데 필요한 전력 소모가 크게 감소한다. 또한, 수만 개의 I/O(입출력) 채널을 동시에 연결할 수 있어 데이터가 오가는 통로(대역폭)를 매우 넓게 확보할 수 있다.65

• 고집적도 및 소형화: 칩을 수직으로 쌓아 올리기 때문에 전체 패키지가 차지하는 면적을 획기적으로 줄일 수 있다. 와이어 연결을 위한 추가적인 공간이 필요 없어 패키지의 두께 또한 얇게 만들 수 있다.68

TSV 기술의 가장 대표적인 적용 사례는 고대역폭 메모리(HBM, High Bandwidth Memory)이다. HBM은 여러 개의 D램(DRAM) 칩을 TSV 기술로 수직으로 쌓아 올려, GPU와 같은 고성능 프로세서와 1024개 이상의 데이터 통로로 직접 연결한다. 이를 통해 AI 연산에 필요한 방대한 데이터를 병목 현상 없이 신속하게 공급함으로써 AI 반도체 성능의 핵심적인 역할을 수행하고 있다.68 삼성전자는 D램 칩을 12단까지 TSV로 적층하는 기술을 개발하며 이 분야를 선도하고 있다.67

5.3 이종 집적과 칩렛: 레고처럼 조립하는 반도체

‘More than Moore’ 패러다임의 정점에는 ’이종 집적(Heterogeneous Integration)’과 ‘칩렛(Chiplet)’ 아키텍처가 있다. 이종 집적은 CPU, GPU, 메모리, I/O 등 서로 다른 기능, 다른 소재, 심지어 다른 공정에서 생산된 최적화된 반도체 조각(칩렛)들을 하나의 패키지 안에서 마치 레고 블록처럼 조립하여 단일 시스템처럼 작동하게 만드는 기술이다.61

과거에는 이 모든 기능을 하나의 거대한 단일 칩(Monolithic Chip)에 모두 집어넣으려 했다. 하지만 칩이 커질수록 결함이 발생할 확률이 높아져 수율이 급격히 떨어지고, 모든 기능을 최첨단 공정으로 제작해야 하므로 제조 비용이 천문학적으로 증가하는 문제가 있었다. 칩렛 아키텍처는 이러한 문제를 해결한다.

• 수율 및 비용 효율성: 거대한 단일 칩 대신, 기능별로 잘게 쪼개진 작은 칩렛으로 분리하여 생산한다. 예를 들어, 고성능 연산이 필요한 CPU 코어는 최첨단 3nm 공정으로, 상대적으로 성능 요구치가 낮은 I/O 부분은 성숙된 14nm 공정으로 각각 생산하여 결합하면 된다. 이는 전체적인 수율을 높이고 제조 비용을 획기적으로 절감하는 효과를 가져온다.

• 설계 유연성 및 시장 출시 속도: 검증된 표준 인터페이스 기반의 칩렛들을 조합하여 다양한 목적의 맞춤형 반도체를 신속하게 개발할 수 있다. 이는 제품 개발 주기를 단축하고 시장의 요구에 빠르게 대응할 수 있게 한다.

이러한 이종 집적 기술의 부상은 반도체 산업의 가치 사슬에 근본적인 변화를 가져오고 있다. 칩렛 설계는 다양한 팹리스 기업들에게 혁신의 기회를 제공하며 산업을 분화시키는 것처럼 보이지만, 역설적으로 최종적인 통합 과정에서 새로운 종속 관계를 형성한다. 서로 다른 칩렛들을 고성능으로 묶어내는 TSMC의 CoWoS, 인텔의 Foveros, 삼성의 X-Cube와 같은 초정밀 첨단 패키징 플랫폼은 오직 최선단 공정 기술을 보유한 소수의 파운드리 기업만이 제공할 수 있다.62 결국, 미래 반도체 시장의 리더십은 최고의 트랜지스터를 만드는 능력을 넘어, 가장 강력하고 포괄적인 ‘시스템-인-패키지(System-in-Package)’ 통합 플랫폼을 제공하는 기업이 차지하게 될 것이다. 미래의 파운드리는 단순한 실리콘 공장이 아니라, 시스템 통합을 주도하는 기술의 허브가 될 것이다.

6. 종합 전망 및 결론

6.1 미세 공정의 미래: 스케일링과 기능적 통합의 융합

반도체 기술의 미래는 두 가지 핵심 축을 중심으로 전개될 것이다. 첫 번째 축은 GAA 트랜지스터, High-NA EUV, BSPDN과 같은 혁신 기술을 통해 원자 단위의 한계에 도전하는 전통적인 미세화, 즉 ’More Moore’의 지속이다. TSMC가 2026년 1.6nm(A16) 공정 로드맵을 발표하고 59, 삼성전자가 1.4nm(SF1.4) 공정 개발을 지속하며 46, 인텔이 1.4nm급 14A 공정을 준비하는 등 72, 1nm급 시대를 향한 최선단 스케일링 경쟁은 계속될 것이다.

두 번째 축은 3D 패키징과 이종 집적 기술을 통해 서로 다른 칩들을 융합하여 새로운 가치를 창출하는 기능적 통합, 즉 ’More than Moore’의 확산이다. 이 두 축은 서로 경쟁하는 것이 아니라, 상호보완적으로 융합되며 미래 반도체 기술의 발전을 이끌 것이다. 최첨단 공정으로 제작된 고성능 로직 칩렛과 성숙 공정으로 만든 다양한 기능의 칩렛들이 첨단 패키징 기술을 통해 하나의 시스템으로 통합되는 것이 미래 반도체의 표준 모델이 될 것이다.

6.2 실리콘을 넘어서: 차세대 소재의 잠재력

장기적인 관점에서, 현재의 실리콘(Si) 기반 CMOS 기술은 언젠가 궁극적인 물리적 한계에 도달할 것이다. 이를 극복하기 위해 학계와 산업계는 실리콘을 대체하거나 보완할 수 있는 차세대 소재 연구에 투자하고 있다. 그래핀(Graphene)이나 이황화몰리브덴(MoS₂)과 같은 2차원(2D) 소재는 원자 한 층 수준의 극도로 얇은 두께로 채널을 형성할 수 있어, 단채널 효과를 원천적으로 제어하고 누설 전류를 최소화할 수 있는 잠재력을 가지고 있다.74 이러한 신소재들은 미래의 초저전력, 고성능 반도체 소자뿐만 아니라 유연한(flexible) 전자소자, 고감도 바이오센서 등 새로운 응용 분야를 개척할 가능성을 품고 있다.76

6.3 결론: 미래 반도체 패권의 향방

미래 반도체 기술 패권 경쟁의 본질은 변화하고 있다. 이제 승패는 단순히 가장 작은 트랜지스터를 만드는 능력을 넘어, 다음과 같은 네 가지 핵심 역량을 모두 아우르는 ‘통합 솔루션’ 제공 능력에 의해 결정될 것이다.

1. 최선단 노광 기술 (High-NA EUV): 가장 미세한 패턴을 경제적으로 생산할 수 있는 능력.

2. 차세대 트랜지스터 아키텍처 (GAA): 미세화된 구조에서 누설 전류를 제어하고 성능을 극대화하는 능력.

3. 혁신적 배선 기술 (BSPDN): 칩 내부의 데이터 및 전력 병목 현상을 해결하는 능력.

4. 첨단 패키징 플랫폼 (이종 집적): 다양한 칩렛을 하나의 고성능 시스템으로 통합하는 능력.

이 네 가지 영역 모두에서 기술적 난이도와 요구되는 투자 비용이 기하급수적으로 증가함에 따라, 선두 기업과 후발 주자 간의 기술 격차는 앞으로 더욱 벌어질 가능성이 높다. 결국, 막대한 자본력과 연구개발 역량을 바탕으로 이 모든 기술 포트폴리오를 구축하고, 이를 중심으로 강력한 설계 및 장비 생태계를 조성하는 기업이 미래 반도체 시대의 최종적인 패권을 차지하게 될 것이다.

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56. 후면 전력 공급 네트워크(BSPDN)이란? - 2nm급 반도체 공정, https://hongya-world.tistory.com/entry/%ED%9B%84%EB%A9%B4-%EC%A0%84%EB%A0%A5-%EA%B3%B5%EA%B8%89-%EB%84%A4%ED%8A%B8%EC%9B%8C%ED%81%ACBSPDN%EC%9D%B4%EB%9E%80-2nm%EA%B8%89-%EB%B0%98%EB%8F%84%EC%B2%B4-%EA%B3%B5%EC%A0%95
57. 최첨단 반도체를 실현하는 ‘후면전력공급’ – 열쇠는 웨이퍼 접합 기술 - 해동일본기술정보센터 - 서울대학교, https://hjtic.snu.ac.kr/board/news_summary/view/10127
58. 삼성전자 “후면전력공급 기술 적용 2나노, 2027년까지 양산 준비 마칠 것” | 한국일보, https://www.hankookilbo.com/News/Read/A2024061305080000215
59. TSMC 2026년 하반기 1.6나노 공정 A16 시작 깜짝 발표(종합) | 한국경제, https://www.hankyung.com/article/202404255393Y
60. 반도체 ‘후면전력공급(BSPDN)’ 기술 - GLEANING - 티스토리, https://bosch.tistory.com/584
61. 첨단 반도체 패키징 기술 개발 표준 트렌드, https://www.sobujangstandard.or.kr/p_base.php?action=h_inside_01
62. 첨단 이종집적화 기술로 한계를 뛰어넘다 | 삼성반도체, https://semiconductor.samsung.com/kr/news-events/tech-blog/going-beyond-the-limits-with-advanced-heterogeneous-integration/
63. 이슈앤테크 vol.42 2015 - Scribd, https://www.scribd.com/document/524706744/%EC%9D%B4%EC%8A%88%EC%95%A4%ED%85%8C%ED%81%AC-vol-42-2015
64. 기술동향 - 한국PCB&반도체패키징산업협회, https://www.kpca.or.kr/file/cont9_t2
65. [패키징 공정] “TSV (Through Silicon Via)에 대해서 설명하세요”, https://sshmyb.tistory.com/25
66. TSV 기반 3D IC 설계상의 문제들과 요구사항, http://smtfocus.co.kr/article/articleView.asp?c_no1=&idx=1118
67. 삼성전자, 업계 최초 ‘12단 3D-TSV’ 패키징 기술 개발 - Samsung Semiconductor, https://semiconductor.samsung.com/kr/news-events/news/samsung-electronics-develops-industrys-first-12-layer-3d-tsv-chip-packaging-technology/
68. [ 세미피디아] Through-silicon via, TSV란? - SEMI X DATA - 티스토리, https://semi52.tistory.com/88
69. 3D IC 패키지를 위한 TSV요소기술, https://www.e-jwj.org/upload/PDF/1/20/82/1208262.pdf
70. AI 시대를 대비하는 반도체 기술의 진화: 이종접합 패키징의 가능성과 미래 - Goover, https://seo.goover.ai/report/202503/go-public-report-ko-850cdc90-331b-4169-816c-b54c558c1539-0-0.html
71. TSMC의 새로운 공정 로드맵, 삼성전자 앞서 나갈까? - 데일리바이트, https://www.mydailybyte.com/post/tsmc-2404
72. 인텔, 18A 공정 14A 전환 검토…“파운드리 사업 큰 변화 모색” - 전자부품 전문 미디어 디일렉, https://www.thelec.kr/news/articleView.html?idxno=37712
73. 인텔, “18A · 14A 전·후공정 모두 미국서 생산할 것”…파운드리 의지 …, https://www.epnc.co.kr/news/articleView.html?idxno=316326
74. 2차원 나노 반도체 소재의 광전 소자 연구 동향 - KoreaScience, https://koreascience.kr/article/JAKO202234161035994.pdf
75. 2차원소재 - KISTEP 한국과학기술기획평가원, https://www.kistep.re.kr/boardDownload.es?bid=0031&list_no=34945&seq=9008
76. 2차원 층상구조 전이금속칼코젠의 반도체, http://www.kvs.or.kr/file/story/2016_03_02.pdf
77. 2D 소재 혁명: 차세대 반도체의 새로운 패러다임, 설계부터 제조까지 완전정복!, https://www.jaenung.net/tree/25027