AMD Xilinx Zynq UltraScale+ MPSoC 기술

2025-10-02, G25DR

1. 서론

본 보고서는 AMD(구 Xilinx)의 Zynq UltraScale+ MPSoC(Multiprocessor System-on-Chip)에 대한 포괄적이고 심층적인 기술 분석을 제공한다. 이 디바이스는 16nm FinFET 공정을 기반으로 하며, 고성능 64비트 Arm® 기반 프로세싱 시스템(Processing System, PS)과 강력한 프로그래머블 로직(Programmable Logic, PL)인 UltraScale+ 아키텍처를 단일 칩에 통합한 이종(Heterogeneous) 컴퓨팅 플랫폼이다.1 이는 단순한 SoC(System-on-Chip)를 넘어, 소프트웨어 프로그래밍의 유연성과 하드웨어 가속의 성능을 결합하여 ’모두 프로그래밍 가능한(All Programmable)’이라는 개념을 구현한다.4

본 보고서의 목적은 Zynq UltraScale+ MPSoC의 아키텍처, 제품군, 핵심 응용 분야, 개발 생태계, 경쟁 기술과의 비교, 그리고 기능 안전 및 보안 아키텍처에 이르기까지 전방위적인 분석을 수행하는 것이다. 이를 통해 시스템 설계자, 임베디드 소프트웨어 개발자, FPGA 엔지니어에게 디바이스 선정 및 시스템 설계에 필요한 깊이 있는 기술적 통찰력을 제공하고자 한다.

2. Zynq UltraScale+ MPSoC 아키텍처 상세 분석

2.1 핵심 철학: ‘적재적소의 엔진(Right Engines for the Right Tasks)’

Zynq UltraScale+ MPSoC의 설계 근간에는 ’적재적소의 엔진’이라는 철학이 자리 잡고 있다. 이는 단일 유형의 프로세서에 모든 작업을 의존하는 대신, 다양한 유형의 처리 엔진—고성능 애플리케이션 프로세서, 실시간 제어 프로세서, 그래픽 처리 장치, 프로그래머블 로직—을 통합하여 각 작업의 특성에 가장 적합한 엔진을 활용하도록 설계되었음을 의미한다.6 이러한 이종 컴퓨팅 접근 방식은 시스템 전체의 성능과 전력 효율을 극대화하는 핵심 전략이다.

이 아키텍처의 진정한 가치는 단순히 중앙 처리 장치(CPU)와 FPGA를 하나의 칩에 물리적으로 집적한 것을 넘어선다. 핵심은 PS와 PL 간의 ’긴밀한 통합(tight integration)’과 고대역폭/저지연 인터페이스에 있다.8 전통적인 2-칩 솔루션(예: ASSP + FPGA)은 두 칩을 연결하는 외부 인터페이스(예: PCIe)에서 발생하는 데이터 전송 병목 현상으로 인해 시스템 전체 성능이 저하되는 경우가 많았다. Zynq UltraScale+는 칩 내부의 고대역폭 AXI 인터커넥트를 통해 이러한 병목을 근본적으로 해결한다. 더 나아가, SmartConnect와 같은 기술은 단순히 버스를 연결하는 것을 넘어, 각 처리 블록 간의 인터커넥트를 데이터 흐름에 맞게 최적화하여 성능 대비 전력 효율을 20-30%까지 향상시킨다.9 이는 칩 설계 단계에서부터 시스템 전체의 데이터 흐름과 작업 부하를 고려한 ’시스템 수준 최적화’가 내재되어 있음을 보여준다. 결과적으로 Zynq UltraScale+는 단순한 부품의 집합이 아닌, 하나의 최적화된 시스템으로서 ‘소프트웨어로 정의되고 하드웨어로 가속되는(Software-Defined, Hardware-Accelerated)’ 차세대 시스템 구현의 이상적인 기반을 제공한다.

2.2 프로세싱 시스템 (Processing System, PS) 심층 탐구

Zynq UltraScale+ MPSoC의 PS는 다양한 처리 코어와 전용 하드웨어 블록으로 구성된 다목적 처리 허브이다.

• 애플리케이션 프로세싱 유닛 (Application Processing Unit, APU): 64비트 Armv8-A 아키텍처 기반의 듀얼 또는 쿼드 코어 Cortex-A53 MPCore로 구성되며, 최대 1.5 GHz로 동작한다.2 Linux나 Android와 같은 고수준 운영체제(OS)를 구동하고 복잡한 애플리케이션 로직을 처리하는 데 최적화되어 있다. 각 코어는 독립적인 32KB L1 명령어 캐시와 데이터 캐시를 가지며, 코어 간에는 1MB의 L2 캐시를 공유하여 데이터 접근 속도를 높이고 일관성을 유지한다.2 또한, NEON™ SIMD(Single Instruction, Multiple Data) 엔진과 단/배정밀도 부동소수점 장치(FPU)를 내장하여 미디어 처리 및 복잡한 수학 연산을 효율적으로 가속한다.2
• 실시간 프로세싱 유닛 (Real-Time Processing Unit, RPU): 32비트 Armv7-R 아키텍처 기반의 듀얼 코어 Cortex-R5F MPCore로 구성되며, 최대 600 MHz로 동작한다.2 이 유닛은 결정성(determinism)과 낮은 지연시간이 요구되는 실시간 제어 및 기능 안전(functional safety) 관련 작업을 위해 특수하게 설계되었다. 각 코어는 L1 캐시와 함께 128KB의 TCM(Tightly Coupled Memory)을 보유하여 외부 메모리 접근 없이 예측 가능한 응답 시간을 보장한다.2 RPU의 두 코어는 각각 독립적인 작업을 수행하는 분리 모드(Split-mode) 또는 오류 감지를 위해 동일한 코드를 실행하고 결과를 실시간으로 비교하는 락스텝 모드(Lock-step mode)로 구성할 수 있다.11
• 그래픽 처리 장치 (Graphics Processing Unit, GPU): EG 및 EV 제품군에 탑재된 Arm Mali-400 MP2는 최대 667 MHz로 동작하며, OpenGL ES 1.1/2.0 및 OpenVG 1.1 표준을 지원한다.2 2D 및 3D 그래픽 가속을 통해 HMI(Human-Machine Interface), 인포테인먼트, 임베디드 비전 애플리케이션에서 APU의 부하를 크게 경감시킨다.
• 플랫폼 관리 유닛 (Platform Management Unit, PMU): 별도의 MicroBlaze™ 프로세서로 구동되는 PMU는 시스템의 ’두뇌’와 같은 역할을 수행한다. 시스템의 부팅 시퀀스, 전력 관리(Power Gating, Clock Gating), 보안 및 안전 모니터링을 총괄하는 핵심 유닛이다.14 PMU는 저전력 도메인(LPD), 풀파워 도메인(FPD), PL 전력 도메인(PLPD) 등 각 전력 도메인을 독립적으로 제어하여 시스템의 전력 효율을 극대화하고, 다양한 동작 모드를 지원한다.10

APU와 RPU의 공존은 단순히 고성능 작업과 실시간 작업을 분리하는 것을 넘어선다. 이는 시스템의 ’신뢰성’과 ’안전성’을 보장하는 핵심 메커니즘으로 작용한다. 예를 들어, ADAS(첨단 운전자 보조 시스템)나 산업용 로봇 제어 시스템에서 APU가 비결정적인 Linux OS 기반의 복잡한 인식 알고리즘을 처리하는 동안, RPU는 락스텝 모드로 차량의 제동이나 모터 제어와 같은 안전 필수(safety-critical) 태스크를 독립적이고 결정론적으로 실행할 수 있다. 이때 PMU와 XMPU/XPPU(메모리/주변장치 보호 유닛)는 이들 간의 메모리 및 주변장치 접근을 하드웨어 수준에서 엄격히 격리(isolation)하여, 한쪽의 소프트웨어 오류나 오작동이 다른 쪽에 치명적인 영향을 미치는 것을 원천적으로 방지한다.6 이는 Zynq UltraScale+가 단순한 고성능 SoC가 아니라, 서로 다른 중요도를 가진 작업들이 공존하는 혼합 임계 시스템(Mixed-Criticality System)을 단일 칩으로 안전하게 구현할 수 있는 강력한 플랫폼임을 시사한다.

2.3 프로그래머블 로직 (Programmable Logic, PL) 구조

Zynq UltraScale+ MPSoC의 PL 부분은 AMD의 최신 UltraScale+ 아키텍처를 기반으로 하며, 하드웨어 가속을 위한 강력하고 유연한 자원을 제공한다.

• UltraScale+ 아키텍처: 고도로 최적화된 라우팅 구조를 통해 높은 클럭 주파수를 달성하며, 구성 가능 논리 블록(Configurable Logic Blocks, CLBs)을 기본 단위로 한다. 각 CLB는 6-입력 LUTs(Look-Up Tables)와 8개의 플립플롭으로 구성되어 복잡한 조합 논리와 순차 논리를 매우 효율적으로 구현할 수 있다.1

• 계층적 메모리 구조: PL 내부는 데이터 접근 패턴에 최적화된 다계층 메모리 아키텍처를 갖추고 있다.

• 분산 RAM (LUTRAM): LUT를 소규모 메모리로 활용하여 로직과 매우 가까운 곳에 데이터를 저장함으로써 지연 시간을 최소화한다. 레지스터 파일이나 작은 상태 머신 구현에 이상적이다.1

• 블록 RAM (Block RAM): 36Kb 단위의 True Dual-Port 메모리로, 내장된 FIFO(First-In, First-Out) 및 ECC(Error-Correcting Code) 기능을 통해 안정적인 데이터 버퍼링을 지원한다.1

• UltraRAM: 288Kb (4K×72) 단위의 대용량 고정 블록 메모리로, 블록 RAM보다 높은 집적도를 제공하여 대규모 데이터 버퍼나 패킷 저장, 비디오 프레임 버퍼 등에 유리하다.1

• 고성능 연산 자원 (DSP 슬라이스): 27x18 비트 부호 곱셈기, 27비트 프리-애더(pre-adder), 그리고 48비트 누산기를 포함하는 DSP48E2 슬라이스를 통해 디지털 필터링, FFT(고속 푸리에 변환), 행렬 곱셈 등 신호 처리 및 수학 연산을 하드웨어 수준에서 병렬로 가속한다.1

고성능 컴퓨팅의 가장 큰 제약 중 하나는 프로세서와 메모리 간의 속도 차이로 인한 ‘메모리 병목’ 현상이다. Zynq UltraScale+ PL은 이 문제를 해결하기 위해 정교한 계층적 메모리 구조를 제공한다.10 알고리즘의 핵심 연산부와 가장 가까운 곳에는 LUTRAM을 배치하여 초저지연 데이터 접근을 제공하고, 중간 규모의 데이터 버퍼는 블록 RAM을, 대규모 데이터셋은 UltraRAM을 활용하는 방식이다. 이는 외부 DDR 메모리에 대한 접근 횟수를 최소화하여 PS-PL 인터페이스의 부하를 줄이고, PL 내부에서 데이터 지역성(data locality)을 극대화하는 전략이다. 결과적으로, PL에 구현된 하드웨어 가속기는 외부 메모리 접근을 기다리며 유휴 상태에 빠지는 것을 최소화하고 최대 성능으로 동작할 수 있게 된다. 이는 Zynq UltraScale+가 단순한 로직 자원 제공을 넘어, 데이터 중심의 고성능 가속기 설계까지 심도 있게 고려한 아키텍처임을 보여준다.

2.4 시스템 인터커넥트 및 메모리 인터페이스

PS와 PL, 그리고 외부 세계를 연결하는 인터페이스는 시스템 전체의 성능을 좌우하는 중요한 요소이다.

• PS-PL 인터페이스: 다수의 AXI4(Advanced eXtensible Interface 4) 포트를 통해 PS와 PL이 유기적으로 연결된다. 고성능 포트(HP)와 고성능 캐시 일관성 포트(HPC), 그리고 가속기 일관성 포트(ACP)를 통해 PL에서 구현된 마스터(가속기)가 PS의 캐시 및 DDR 메모리에 직접 접근할 수 있다.2 이는 소프트웨어와 하드웨어 가속기 간의 원활하고 효율적인 데이터 공유를 가능하게 하는 핵심 기술이다.

• 외부 메모리 컨트롤러: 멀티 프로토콜 동적 메모리 컨트롤러는 DDR4, LPDDR4, DDR3, DDR3L 등 다양한 외부 메모리를 지원한다. 64비트 인터페이스와 ECC 기능을 통해 최대 32GB의 주소 공간에 고대역폭, 고신뢰성 접근을 제공하여 대용량 데이터 처리가 필요한 애플리케이션을 지원한다.1

• 고속 직렬 트랜시버:

• PS-GTR: PS에 내장된 4개의 트랜시버로, 각각 최대 6.0 Gb/s의 속도를 지원한다. 이들은 PCIe® Gen2, USB 3.0, SATA 3.1, DisplayPort와 같은 표준 고속 인터페이스를 구현하는 데 사용된다.1

• PL GTH/GTY: PL에 내장된 트랜시버는 훨씬 더 높은 속도를 지원한다. GTH 트랜시버는 최대 16.3 Gb/s, GTY 트랜시버는 최대 32.75 Gb/s(일부 고성능 디바이스는 최대 58.0 Gb/s)의 초고속 데이터 전송을 지원한다.1 이를 통해 25G+ 백플레인, 100G 이더넷, Interlaken 등 차세대 유선 통신 및 네트워킹 인터페이스를 유연하게 구현할 수 있다.

3. 제품군 분석 및 디바이스 선정 가이드

Zynq UltraScale+ MPSoC는 다양한 애플리케이션 요구사항을 만족시키기 위해 여러 제품군으로 나뉜다.

3.1 CG, EG, EV 제품군 비교 분석

세 가지 주요 제품군은 PS의 구성에 따라 구분되며, 각각 다른 시장을 목표로 한다.

• CG (Cost-Optimized/General-Purpose): 듀얼 코어 Cortex-A53 APU를 탑재한 엔트리 레벨 제품군이다. 이종 프로세싱의 기본을 제공하며, GPU와 비디오 코덱이 없어 비용에 민감한 산업용 제어, 네트워킹, 범용 임베디드 애플리케이션에 적합하다.10
• EG (Enhanced/Graphics): 쿼드 코어 Cortex-A53 APU와 Arm Mali-400 GPU를 통합하여 그래픽 처리 성능을 강화한 제품군이다. 임베디드 비전, ADAS, 산업용 HMI, 감시 시스템 등 시각적 데이터 처리와 고품질 그래픽 출력이 중요한 애플리케이션에 최적화되어 있다.10
• EV (Embedded Vision/Video): EG 제품군의 특징에 더하여 H.264/H.265 비디오 코덱 유닛(Video Codec Unit, VCU)을 하드웨어로 내장한 최상위 제품군이다.10 VCU는 APU의 개입을 최소화하면서 최대 4K 해상도의 비디오를 초당 60프레임(4K@60fps)으로 동시 인코딩 및 디코딩할 수 있다. 또한 8/10bit 색 심도와 4:2:0/4:2:2 크로마 서브샘플링을 지원하여 고품질 비디오 처리가 가능하다.13 방송, 전문 비디오 장비, 화상 회의, 드론 등 고품질 비디오 스트리밍 처리가 핵심인 애플리케이션에 특화되어 있다.

3.1.1 표 1: Zynq UltraScale+ MPSoC 주요 제품군 비교

데이터 출처: 10

3.2 RFSoC: 아날로그와 디지털의 융합

Zynq UltraScale+ RFSoC는 MPSoC 아키텍처에 다채널 고속 RF-ADC(Analog-to-Digital Converter) 및 RF-DAC(Digital-to-Analog Converter)를 직접 통합한 혁신적인 제품군이다.1 이는 기존의 무선 및 RF 시스템 설계 패러다임을 근본적으로 바꾸는 기술이다. 기존 시스템에서는 개별 ADC/DAC 칩과 FPGA를 고속 직렬 인터페이스(예: JESD204B)로 연결해야 했으며, 이는 높은 전력 소모, 넓은 보드 면적, 신호 무결성 문제, 시스템 복잡성 증가의 원인이 되었다. RFSoC는 이러한 아날로그 프론트엔드 부품들을 단일 칩에 모놀리식으로 집적함으로써 시스템의 전력 소모, 크기, 복잡성을 획기적으로 줄인다.21

또한, 일부 RFSoC 디바이스는 5G 및 DOCSIS 3.1과 같은 차세대 통신 표준에 필수적인 LDPC(Low-Density Parity-Check) 및 Turbo 코드를 위한 SD-FEC(Soft-Decision Forward Error Correction) 블록을 하드웨어로 내장하고 있다.1 이는 PL 리소스를 절약하면서 저지연/고성능 오류 정정을 제공하여 통신 시스템의 신뢰성을 높인다.

RFSoC는 단순한 부품 통합을 넘어, ’소프트웨어 정의 라디오(Software-Defined Radio, SDR)’의 패러다임을 바꾸는 플랫폼이다. RF 신호 체인 전체를 단일 칩에 집적하고 PL의 유연성을 통해 RF 파라미터(중심 주파수, 대역폭, 필터 특성 등)를 동적으로 재구성할 수 있게 함으로써, 하드웨어 변경 없이 소프트웨어만으로 다양한 통신 표준(5G, LTE, 위성통신)이나 레이더 모드를 지원하는 진정한 ‘소프트웨어 정의’ 시스템을 가능하게 한다. 이는 제품 개발 사이클을 단축하고, 필드에서 시스템을 업그레이드하는 OTA(Over-the-Air) 업데이트를 용이하게 하여, 5G, 항공우주/국방과 같이 빠르게 변화하는 시장에 대응하는 데 결정적인 이점을 제공한다.

3.3 특수 등급 디바이스

표준 상업용 등급 외에, 특정 산업의 요구사항을 만족시키기 위한 특수 등급 디바이스도 제공된다.

• XA (Automotive Grade): 자동차 산업의 엄격한 품질 및 신뢰성 요구사항(AEC-Q100)을 만족하도록 설계 및 테스트된 디바이스다.3 ADAS, 자율 주행, 차량 내 인포테인먼트 등 안전이 중요한 자동차 애플리케이션에 사용된다.
• XQ (Defense Grade): 확장된 동작 온도 범위를 지원하고 군사 표준을 만족하며, 항공우주 및 국방(Aerospace & Defense) 분야의 고신뢰성 애플리케이션을 위해 제작되었다.3 데이터 보안을 위한 강화된 보안 기능이 포함되어 있다.

4. 경쟁 기술 비교 분석

4.1 Zynq-7000 시리즈와의 세대 간 비교

Zynq UltraScale+ MPSoC는 이전 세대인 Zynq-7000 SoC에 비해 모든 측면에서 상당한 기술적 진보를 이루었다.

• 공정 기술 및 아키텍처: Zynq-7000의 28nm 평면 공정 대비 Zynq UltraScale+는 16nm FinFET 3D 트랜지스터 공정을 사용하여 동일 성능 대비 전력 소모를 최대 60%까지 줄이고, 집적도를 크게 향상시켰다.6 APU는 32비트 듀얼 코어 Cortex-A9에서 64비트 쿼드/듀얼 코어 Cortex-A53으로 업그레이드되었으며, 실시간 처리를 위한 전용 듀얼 코어 Cortex-R5F RPU가 새롭게 추가되어 진정한 이종 멀티프로세싱을 구현했다.6
• 성능 및 대역폭: PL 아키텍처가 7-시리즈에서 UltraScale+로 진화하면서 로직 밀도와 최대 동작 클럭 주파수가 크게 향상되었다.24 외부 메모리 인터페이스는 DDR3에서 DDR4/LPDDR4를 지원하여 메모리 대역폭이 두 배 이상 증가했으며 24, 고속 직렬 트랜시버의 최대 속도 또한 12.5 Gb/s에서 최대 58.0 Gb/s로 월등히 향상되어 차세대 인터페이스를 지원할 수 있게 되었다.1
• 기능 안전 및 보안: Zynq UltraScale+는 RPU의 락스텝 모드, XMPU/XPPU와 같은 하드웨어 기반 메모리/주변장치 보호 유닛, 그리고 강화된 보안 부팅 메커니즘을 대거 추가하여 Zynq-7000 대비 고신뢰성 시스템 설계에 훨씬 유리한 환경을 제공한다.6

4.1.1 표 2: Zynq UltraScale+ MPSoC vs. Zynq-7000 SoC 핵심 사양 비교

데이터 출처: 1

4.2 Intel SoC FPGA (Agilex, Stratix)와의 비교

Zynq UltraScale+ MPSoC의 주요 경쟁 제품은 Intel(구 Altera)의 SoC FPGA 제품군이다.

• 아키텍처 철학: Xilinx Zynq는 PS를 중심으로 PL을 통합하는 ‘프로세서 중심’ 접근 방식을 취하는 반면, Intel SoC FPGA는 FPGA 패브릭에 HPS(Hard Processor System)를 연결하는 형태를 취한다.5 이 구조적 차이로 인해 PS-PL(HPS-FPGA) 간 인터페이스의 지연 시간 및 대역폭에서 미묘한 성능 차이가 발생할 수 있으며, Zynq는 더 긴밀한 통합을 강조한다.26

• 성능 벤치마크:

• PL 성능: PL의 코어 성능(최대 동작 주파수, fMAX)에 대한 벤치마크 결과는 상반되게 나타난다. 일부 공개된 벤치마크에서는 Intel Agilex 7 FPGA가 특정 OpenCores 디자인에서 AMD Versal 및 Virtex Ultrascale+ 대비 13~27% 더 빠른 코어 성능을 보였다고 보고한다.28 반면, 다른 조건의 벤치마크에서는 Xilinx UltraScale이 Intel Arria 10 대비 컴파일 시간, 주파수 안정성, 전력 소모에서 우위를 보였다는 결과도 존재한다.29 이는 벤치마크에 사용된 디자인, 컴파일러 설정, 최적화 전략에 따라 결과가 크게 달라질 수 있음을 시사한다.

• PS 성능: AMD의 분석에 따르면, Zynq UltraScale+의 Cortex-A53은 대부분의 산업용 애플리케이션에서 요구하는 제어 플레인 작업에 충분한 성능을 제공하며, Intel Agilex 5의 Cortex-A76 대비 수치적 성능은 낮을 수 있으나, 더 넓은 PS-PL 대역폭을 통해 PL에 맞춤형 가속기를 구현하여 시스템 전체 성능을 높이는 데 더 유리하다고 주장한다.27

• 기능 안전: Zynq UltraScale+의 Cortex-R5F는 락스텝 모드를 통해 ASIL-C 수준의 기능 안전을 지원할 수 있는 반면, 경쟁 제품의 Cortex-A 시리즈 코어는 ASIL-B 수준에 제한될 수 있어, Zynq가 더 높은 수준의 안전 필수 애플리케이션에 적합할 수 있다는 장점이 있다.27

• 개발 생태계: 두 회사 모두 강력한 개발 도구(Vivado/Vitis vs Quartus/SoC EDS)와 풍부한 IP 포트폴리오를 제공한다. 하지만 Xilinx는 Zynq-7000 시리즈를 통해 SoC FPGA 시장에 먼저 진입하며 방대한 사용자 커뮤니티와 다양한 레퍼런스 디자인을 축적해왔다는 평가를 받는다.26

FPGA SoC 시장의 경쟁은 단순히 PL의 fMAX나 CPU의 DMIPS 같은 개별 성능 지표 경쟁을 넘어섰다. 실제 애플리케이션 성능은 PS-PL 대역폭, IP 포트폴리오의 성숙도, 기능 안전 및 보안 솔루션의 완성도, 그리고 개발 도구의 사용 편의성 등 다양한 요소가 복합적으로 작용하여 결정된다. AMD는 Zynq의 이종 컴퓨팅 아키텍처와 통합된 안전/보안 기능을 강조하는 반면, Intel은 Agilex의 PL 코어 성능과 HyperFlex 아키텍처를 내세운다. 이는 고객이 단순히 칩을 구매하는 것이 아니라, 특정 애플리케이션(예: ADAS, 5G, 데이터센터)을 해결하기 위한 포괄적인 ’솔루션 스택’을 선택하는 추세임을 보여준다. 따라서 경쟁 기술 분석은 실리콘 자체의 성능을 넘어 생태계 전반을 아우르는 거시적인 관점에서 이루어져야 한다.

5. 기능 안전(Functional Safety) 및 보안(Security) 아키텍처

5.1 기능 안전 (Functional Safety)

Zynq UltraScale+ MPSoC는 설계 초기 단계부터 기능 안전을 염두에 두고 개발되었으며, 자동차, 산업, 의료, 항공우주 등 안전이 최우선인 분야에 적용될 수 있는 포괄적인 하드웨어 및 소프트웨어 기능을 제공한다.

• 인증 및 표준 준수: Zynq UltraScale+ MPSoC는 독립적인 안전 평가 기관으로부터 IEC 61508 SIL 3 (HFT=1) 및 ISO 26262 ASIL C를 지원하도록 설계되었음이 평가 및 인증되었다.15

• 하드웨어 이중화 및 오류 감지:

• RPU 락스텝 (Lock-step): RPU의 두 Cortex-R5F 코어가 동일한 명령을 한 클럭 사이클 지연으로 실행하고, 그 결과를 매 사이클마다 비교하여 하드웨어 오류를 실시간으로 감지한다. 이는 소프트웨어 오버헤드 없이 높은 수준의 진단 범위를 달성하는 강력한 기능이다.12

• ECC (Error-Correcting Code): OCM, TCM, L1/L2 캐시, DDR 컨트롤러 등 모든 핵심 메모리 블록에 ECC를 적용하여 우주 방사선 등으로 인해 발생하는 단일 비트 오류(Single-Event Upset, SEU)와 같은 소프트 에러를 실시간으로 감지하고 수정한다.2

• 시스템 모니터 (System Monitor): 칩 내부의 전압, 온도, 클럭 주파수를 지속적으로 모니터링하여 시스템이 안전한 동작 범위를 벗어나는 것을 감지하고, 필요한 경우 시스템을 안전 상태로 전환시킨다.15

• 격리 (Isolation) 아키텍처: XMPU(Memory Protection Unit)와 XPPU(Peripheral Protection Unit)는 하드웨어 방화벽 역할을 수행한다. 이들은 시스템 내의 각 마스터(예: APU, RPU, DMA)가 접근할 수 있는 메모리 및 주변장치 영역을 엄격히 통제한다.6 이를 통해 안전 필수(Safety-Critical) 영역과 비필수(Non-Critical) 영역을 하드웨어적으로 분리하여, 비필수 영역의 소프트웨어 오류가 안전 필수 영역의 동작에 영향을 미치는 것을 원천적으로 차단한다. 이는 혼합 임계 시스템 구현의 핵심 기술이다.

5.2 보안 (Security)

Zynq UltraScale+ MPSoC는 지적 재산(IP) 보호, 데이터 기밀성 및 무결성 보장을 위한 강력한 다계층 보안 아키텍처를 갖추고 있다.

• 신뢰점 (Root of Trust) 및 보안 부팅 (Secure Boot): 시스템의 신뢰성은 변경이 불가능한 하드웨어인 BootROM에서 시작된다. 전원이 인가되면, BootROM 코드는 가장 먼저 실행되어 하드웨어 기반의 신뢰점(Root of Trust)을 형성한다. 이후 부팅 과정은 CSU(Configuration Security Unit)가 주관하며, 외부 비휘발성 메모리(QSPI, NAND, SD 등)에 저장된 부팅 이미지의 각 단계(FSBL, PMU 펌웨어, ATF, U-Boot 등)를 로드하기 전에 암호를 해독하고 디지털 서명을 확인(인증)한다. 인증에 실패하면 부팅 프로세스는 중단된다. 이 과정을 통해 악의적으로 변조된 펌웨어가 실행되는 것을 방지한다.14

• 하드웨어 암호화 엔진: CSU는 AES-GCM(256비트), RSA(최대 4096비트), SHA-3/384 알고리즘을 위한 전용 하드웨어 가속기를 내장하고 있다.36 이를 통해 보안 부팅 과정의 암호 해독 및 인증을 소프트웨어로 처리할 때보다 훨씬 빠른 속도로 수행하며, APU의 부하를 줄인다. 이 엔진들은 런타임 시에도 사용자 애플리케이션에 의해 호출되어 데이터 암호화, 보안 통신 등 다양한 보안 연산을 가속할 수 있다.

• 데이터 및 IP 보호:

• 암호화 (Encryption): PL의 설정 정보인 비트스트림과 소프트웨어 이미지를 AES-GCM 알고리즘으로 암호화하여 비휘발성 메모리에 저장함으로써, 물리적인 메모리 탈취를 통한 리버스 엔지니어링 및 불법 복제를 방지한다. 암호화에 사용되는 키는 칩 내부에 일회성으로 프로그래밍 가능한 eFUSE 또는 배터리 백업 RAM(BBRAM)에 안전하게 저장할 수 있다.33

• 인증 (Authentication): RSA 공개키 암호 방식을 사용하여 부팅 이미지의 무결성(변조 여부)과 출처(신뢰할 수 있는 개발자에 의해 서명되었는지)를 검증한다.34

• 변조 방지 (Anti-Tamper): 전압 및 온도 이상 감지, JTAG 디버그 포트 영구 비활성화, 그리고 칩 고유의 물리적 특성을 이용한 키 생성 기술인 PUF(Physical Unclonable Function) 등 다양한 기능을 통해 물리적 공격을 탐지하고 이에 대응할 수 있다.36

기능 안전과 보안은 더 이상 별개의 개념이 아니다. 이 둘은 상호 보완적으로 시스템의 신뢰성을 구성한다. 예를 들어, ADAS 시스템의 제어 알고리즘이 외부 해킹으로 변조된다면 이는 치명적인 안전 사고로 직결될 수 있다. Zynq UltraScale+는 이러한 위협에 대응하기 위해 보안 부팅을 통해 신뢰할 수 있는 소프트웨어만 실행되도록 보장한다. 또한, XMPU/XPPU와 같은 하드웨어 격리 메커니즘은 기능 안전을 위한 오류 전파 방지뿐만 아니라, 보안 측면에서 특정 소프트웨어가 허가되지 않은 시스템 자원에 접근하는 것을 막는 역할도 동시에 수행한다.32 이처럼 안전(Safety)과 보안(Security)은 동일한 하드웨어 메커니즘을 공유하며 융합된다. 이는 커넥티드카, 스마트 팩토리, 중요 인프라 제어 시스템 등 안전과 보안이 모두 중요한 차세대 시스템 설계에 있어 Zynq UltraScale+가 강력한 경쟁력을 갖는 이유이다.

6. 결론 및 전망

Zynq UltraScale+ MPSoC는 고성능 64비트 컴퓨팅, 결정론적 실시간 제어, 강력한 하드웨어 가속, 그리고 풍부한 I/O를 단일 칩에 유기적으로 통합한 강력한 이종 컴퓨팅 플랫폼이다. ’적재적소의 엔진’이라는 설계 철학을 바탕으로 시스템 수준의 성능과 전력 효율을 최적화했으며, 자동차 및 산업 시장의 엄격한 요구사항을 만족시키는 포괄적인 기능 안전 및 보안 아키텍처를 제공한다.

엣지 AI, 5G/6G 통신, 자율 시스템 등 복잡성과 실시간 요구사항이 폭발적으로 증가하는 미래 애플리케이션에서 Zynq UltraScale+의 유연성과 확장성은 핵심적인 역할을 수행할 것이다. 특히 RFSoC 제품군은 아날로그와 디지털의 경계를 허물며 차세대 무선 시스템의 혁신을 주도할 것으로 예상된다.

설계자를 위한 최종 권고는 다음과 같다. Zynq UltraScale+ MPSoC를 성공적으로 활용하기 위해서는 개별 프로세서의 성능뿐만 아니라, PS-PL 인터페이스, 계층적 메모리 구조, 전력 도메인 등 시스템 전체의 아키텍처를 깊이 이해해야 한다. Vivado, Vitis, PetaLinux로 구성된 통합 개발 환경을 효과적으로 활용하여 하드웨어와 소프트웨어의 긴밀한 협력 설계(Co-design)를 수행하는 것이 복잡한 시스템을 성공적으로 구현하는 관건이 될 것이다.

7. 참고 자료

1. UltraScale Architecture and Product Data Sheet: Overview (DS890) - Mouser Electronics, https://www.mouser.com/datasheet/2/903/ds890_ultrascale_overview-1591529.pdf
2. Zynq UltraScale+ MPSoC Data Sheet: Overview (DS891) - AMD, https://www.amd.com/content/dam/xilinx/support/documents/data_sheets/ds891-zynq-ultrascale-plus-overview.pdf
3. AMD Adaptive SoCs, https://www.amd.com/en/products/adaptive-socs-and-fpgas/soc.html
4. UltraScale Architecture and Product Data Sheet: Overview (DS890) - Farnell, https://www.farnell.com/datasheets/2553939.pdf
5. Programmable SoC and SoC FPGA - FPGARelated.com, https://www.fpgarelated.com/thread/2772/programmable-soc-and-soc-fpga
6. Zynq Migration Guide: Zynq-7000 SoC to Zynq UltraScale+ MPSoC …, https://static.eetrend.com/files/2020-01/wen_zhang_/100047000-88375-ug1213-zynq-migration-guide.pdf
7. Zynq UltraScale+ MPSoC: Embedded Design Tutorial, https://macrogroup.ru/upload/iblock/f1b/b4c376qarfks6mne78kso48rgvkc8xow/zynq_ultrascale_embedded_design_tutorial.pdf
8. APZU FPGA Module with Zynq UltraScale+ MPSoC Introduction - Webcast Replay, https://www.acromag.com/blog/intro-fpga-with-zynq-ultrascale-webcast/
9. Xilinx adds dual core Cortex-A53/FPGA Zynq SoC model - LinuxGizmos.com, https://linuxgizmos.com/xilinx-adds-dual-core-cortex-a53-fpga-zynq-soc-model/
10. AMD Zynq™ UltraScale+™ MPSoCs, https://www.amd.com/en/products/adaptive-socs-and-fpgas/soc/zynq-ultrascale-plus-mpsoc.html
11. CubeSat computer - Zynq 7000 or UltraScale+ : r/FPGA - Reddit, https://www.reddit.com/r/FPGA/comments/1dekcmm/cubesat_computer_zynq_7000_or_ultrascale/
12. Safety Features - 2025.1 English - UG1137, https://docs.amd.com/r/en-US/ug1137-zynq-ultrascale-mpsoc-swdev/Safety-Features
13. Xilinx ZYNQ UltraScale+ MPSoC - Introduction - Family, https://developer.ridgerun.com/wiki/index.php/Xilinx_ZYNQ_UltraScale%2B_MPSoC/Introduction/Family
14. Zynq UltraScale+ MPSoC - Xilinx Wiki - Confluence, https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/444006775/Zynq+UltraScale+MPSoC
15. Functional Safety Solution Brief, https://www.xilinx.com/content/dam/xilinx/publications/solution-briefs/xilinx-functional-safety-solution-brief.pdf
16. Zynq UltraScale+ MPSoC Embedded Design Methodology Guide (UG1228), https://www.xilinx.com/support/documents/sw_manuals/ug1228-ultrafast-embedded-design-methodology-guide.pdf
17. Zynq UltraScale+ MPSoC Software Developer Guide - AMD, https://www.xilinx.com/support/documents/sw_manuals/xilinx2022_2/ug1137-zynq-ultrascale-mpsoc-swdev.pdf
18. Zynq Ultrascale Mpsoc Ev - IABM Single BaM Product, https://theiabm.org/bamproducts/zynq-ultrascale-mpsoc-ev/
19. TE0835 TRM - Public Docs - Trenz Electronic Wiki, https://wiki.trenz-electronic.de/display/PD/TE0835+TRM
20. Zynq UltraScale+ RFSoCs - AMD, https://www.amd.com/en/products/adaptive-socs-and-fpgas/soc/zynq-ultrascale-plus-rfsoc.html
21. RFSoC architecture for 5G wireless applications - Electronic Specifier, https://www.electronicspecifier.com/products/frequency-control/rfsoc-architecture-for-5g-wireless-applications/
22. XA Zynq UltraScale+™ MPSoC, https://www.rxicsource.com/datasheet/a4/xazu5ev-l1sfvc784i.pdf
23. Zynq Ultrascale+ MPSoC Architecture Overview - YouTube, https://www.youtube.com/watch?v=mGF46fogr70
24. The Differences Between Xilinx 7 Series and UltraScale Series FPGAs - Vemeko FPGA, https://www.vemeko.com/blog/67113.html
25. What’s the difference between xilinx zynq ultrascale mp soc zcu104 evaluation kit and zynq xc7z020 - Vemeko FPGA, https://www.vemeko.com/blog/67200.html
26. Detailed Comparison: Xilinx Zynq vs. Intel Cyclone V - Vemeko FPGA, https://www.vemeko.com/blog/67191.html
27. Processing System Performance - UG1192, https://docs.amd.com/r/en-US/conversion-methodology/Processing-System-Performance
28. Performance Advantages on OpenCores with Intel Agilex® 7 FPGAs, https://cdrdv2-public.intel.com/787066/performance-advantages-on-opencores-with-agilex-7-fpgas-whitepaper.pdf
29. Xilinx Vs Intel — Performance Comparison | by Roy Messinger …, https://roy-messinger.medium.com/xilinx-vs-intel-performance-comparison-119339135456
30. Xilinx vs Intel (formerly Altera) Product Comparisons - Blog - Ampheo, https://www.ampheo.com/blog/xilinx-vs-intel-formerly-altera-product-comparisons
31. Xilinx Extends Functional Safety into AI-class Devices - PR Newswire, https://www.prnewswire.com/news-releases/xilinx-extends-functional-safety-into-ai-class-devices-300753394.html
32. Isolating Safety and Security Features on the Xilinx UltraScale+ MPSoC | Siemens Software, https://resources.sw.siemens.com/en-US/white-paper-isolating-safety-and-security-features-on-the-xilinx-ultrascale-mpsoc/
33. Zynq UltraScale+ MPSoC Software Developer Guide (UG1137) - 2025.1 English, https://docs.amd.com/r/en-US/ug1137-zynq-ultrascale-mpsoc-swdev
34. Security Features - 2025.1 English - UG1137, https://docs.amd.com/r/en-US/ug1137-zynq-ultrascale-mpsoc-swdev/Security-Features
35. Zynq UltraScale+ Device Technical Reference Manual, https://users.ece.utexas.edu/~mcdermot/arch/articles/Zynq/ug1085-zynq-ultrascale-trm%20copy.pdf
36. Developing Tamper-Resistant Designs with Zynq UltraScale+ Devices - AMD Technical Information Portal, https://docs.amd.com/api/khub/documents/PwDA03ewQL3j3D1ZJuFUVg/content
37. Accelerating Cryptographic Performance on the Zynq UltraScale+ MPSoC - wolfSSL, https://www.wolfssl.com/wordpress/wp-content/uploads/2024/10/wp512-accel-crypto.pdf